For HPC-brikkeemballasjeteknologi har TSMC foreslått en ny toppmoderne SoIC (SystemonIntegratedChips) 3D-pakningsteknologipapir i VLSI Technology and Circuits Symposium (2019SymposiaonVLSITechnologies & Circuits) i juni 2019; gjennom tettheten av støtende støt, kan du forbedre den totale hastigheten på operasjonen mellom CPU / GPU-prosessoren og minnet.
Totalt sett forventes det å fortsette å utvide seg gjennom SoIC-pakkingsteknologi, og som en ny løsning for TSMCs avanserte emballasje i bakenden av InFO (Integrated Fan-out) og CoWoS (Chipon Waferon Substrate).
3D-emballasje forbedrer HPC-produktiviteten med vertikale stablings- og miniatyrvolummetoder
På grunn av gjennombruddet av halvlederutviklingsteknologi og krympingen av komponentstørrelse, må utviklingen av HPC-brikkeemballasje ta hensyn til volumet som kreves for emballasje og forbedre ytelsen til brikken. Derfor er den fremtidige utviklingstrenden for HPC-brikkeemballasjeteknologi i tillegg til den eksisterende viftetypen. I tillegg til pakkenivå-pakken (FOWLP) og 2.5D-pakken, vil utviklingen av den vanskeligere 3D-emballasjeteknologien være målet.
Den såkalte 3D-emballasjeteknologien er hovedsakelig å forbedre datahastigheten og evnen til AIs HPC-brikke, og prøver å integrere HBM-båndbreddeminne og CPU / GPU / FPGA / NPU-prosessorer med high-end TSV (Siliary Perforation) -teknologi. Samtidig blir de to vertikalt stablet sammen for å redusere hverandres overføringsvei, fremskynde prosessering og driftshastighet og forbedre arbeidseffektiviteten til den samlede HPC-brikken.
TSMC og Intel introduserer aktivt 3D-emballasje, noe som vil føre til at OEM-emballasje- og testanlegg følger opp
I henhold til den nåværende 3D-emballasjeteknologien, siden prosessoren og minnet i HPC-brikken må stables loddrett, er utviklingskostnadene mye høyere enn de to andre pakkteknologiene (FOWLP, 2.5D-pakke), og prosessvanskeligheten er mer komplisert . Utbyttet av det ferdige produktet er lavt.
For tiden er de siste prestasjonene innen 3D-emballasjeteknologi kunngjort. I dette stadiet, i tillegg til OEM-produksjonsleder for halvleder, er TSMC den mest aktive. Det har kunngjort at det forventes å introdusere 3D-pakkingsteknologier som SoIC og WoW (WaferonWafer) i 2020, og IDM OEM Intel. Den foreslår også 3D-emballasjekonseptet til Foveros, som vil møte emballasjemarkedet for påfølgende prosessorer og HPC-brikker i andre halvdel av 2019.
Ettersom produsentene av halvlederstøperier og IDM-anlegg fortsetter å investere i FoU-ressurser for 3D-pakkingsteknologi, vil de også lede en annen bølge av 3D-pakking og testingsteknologi. Det antas at OEM-emballasje- og testfabrikker (som ASE, Amkor, etc.) også vil øke innsatsen. Utviklingen trenden for denne bølgen 3D-emballasjeteknologi.